1.1 硅衬底LED材料的结构与生长

1.1.1 衬底

衬底是GaN薄膜外延生长的基础，对LED材料的晶体质量、应变、器件的发光方式和光提取模式等有很大的影响。相比其他衬底材料，如蓝宝石和碳化硅（SiC），硅不是GaN外延生长的理想衬底，因为两者晶格常数和热膨胀系数的失配度很大。GaN在不同衬底上的晶格失配度和热失配度如图1-1所示，GaN和Si(111)衬底之间的晶格失配度和热失配度分别为16.9%和57%，大于 GaN 与蓝宝石或6H-SiC衬底的晶格失配度和热失配度。这些因素会导致外延层缺陷密度高、易出现裂纹以及翘曲现象，给获得高发光效率GaN基LED的外延生长带来了极大的困难。

然而，Si作为GaN基LED的衬底也有很大的优势。首先，Si衬底的获取非常方便，价格相对便宜，尤其是在衬底尺寸较大的时候，相比其他衬底，成本可以下降很多；其次，得益于半导体微电子行业的发展，与Si相关的材料价格低廉，加工技术也非常成熟；此外，Si 衬底还具备良好的导电性和导热性，便于集成到微电子器件中。在LED材料生长的时候，Si和GaN之间巨大的晶格失配度和热失配度所产生的应变使得铟（In）更容易并入晶格中，大大提高了 In 的并入率，从而可以大幅度提高量子阱（Quantum Well,QW）的生长温度，改善其晶体质量。

自1970年首次报道了在Si衬底上生长的GaN基LED[1]以来，很多研究人员在研究Si衬底上生长GaN的技术上做出了巨大的努力。2009年，Si衬底上的第一个高亮LED才出现[2]。如今，Si衬底GaN基LED已经在我们的生活中被广泛应用。

减少由 Si 衬底与 GaN 之间巨大的晶格失配度和热失配度导致的裂纹的主要办法是Si衬底图形化和引入缓冲层。Si衬底图形化是指在生长外延薄膜之前，Si衬底被图形分割线分割成了很多个相互独立的单元网格。在生长GaN的过程中，图形分割线上面不会生长GaN，因此，GaN薄膜也被分割成相互独立的单元网格。这些分割线可以充当外延薄膜上的“裂纹”，有助于释放应力。而且，网格边界可以将应力集中在小网格内，即使在其中一个网格内产生了裂纹，这个裂纹也会被隔离在这个网格内，很难延伸到别的网格。减少裂纹的另一种方法是借助缓冲层，通过晶格应变来释放应力。缓冲层由多层不同铝（Al）组分的AlGaN组成，其中Al含量可以从100%逐渐降低到0。AlGaN的晶格常数随着Al含量的降低而增加，生长过程中产生的压应变累积在AlGaN层中。只要缓冲层足够厚，压应变就可以补偿由热失配引起的拉应变，避免或减少薄膜出现裂纹的可能。

此外，GaN薄膜中的位错密度（Threading Dislocation Density,TDD）对LED的性能也有很大影响。GaN一般是在Si(111)上外延生长。GaN的晶格常数（aGaN=0.318 9 nm）和Si的晶格常数（aSi(111)= 0.384 0 nm）相差很大，导致晶格失配度较大（16.9%），产生约1010cm-2的高穿透位错密度。另一个严重的问题是GaN和Si之间的热失配度较大。GaN 的面内热膨胀系数为5.59×10-6K-1[3]，而 Si 的相应值为2.59×10-6K-1，这导致从生长温度（约1 000 ℃）冷却到室温时产生很大的拉应力。很大的拉应力将导致GaN/Si外延晶片的翘曲和破裂，从而给器件应用带来问题。在典型的金属有机化合物化学气相沉淀（Metal-Organic Chemical Vapor Deposition, MOCVD）生长条件下，通过样品的曲率计算出GaN所受应力约为0.9 GPa[4-5]。

为了在 Si(111)衬底上获得低位错密度且无裂纹的 GaN 薄膜，我们可以在 Si衬底和GaN之间生长一个合适的缓冲层结构。在缓冲层生长之前，需要适当处理Si衬底以获得用于生长高质量GaN层的最佳状态。

衬底的取向对外延生长以及器件结构等有较大的影响，通常采用 X 射线衍射仪测试衬底的取向。在制备衬底时，切割和后续抛光的过程会引入误差，使得 Si衬底的真实表面与预期的晶体表面存在一定的偏差，偏差程度通常由斜切角定义。研究表明，Si(111)衬底的斜切角对生长在其上的GaN基LED的光学性能有重要影响[6]，考虑到衬底生产的控制，通常将其控制在0.3°以内[6]。

Si 衬底的厚度对 GaN 薄膜的生长也有一定的影响。通常，衬底越厚，在整个外延生长和降温过程中外延薄膜越不容易产生翘曲，这将有利于改善 LED 的波长均匀性。然而，衬底的厚度与成本直接关联，增加衬底厚度会增加成本，同时也不利于垂直结构LED在芯片制造过程中Si衬底的剥离，因此，衬底的厚度也不能太厚。2 inch（50.8 mm）图形化Si(111)衬底当厚度在0.43～1 mm时，一般可以获得具有良好波长均匀性的外延薄膜，而对于6 inch（152.4 mm）图形化Si(111)衬底，厚度需要达到1～1.5 mm。在非图形化Si衬底上生长GaN基LED，为了获得无裂纹和具有良好波长均匀性的外延薄膜，通常需要的衬底更厚。

选择衬底的取向以及厚度之后，图形化过程是衬底制备中最重要的一步，这里采用的是网格图形化衬底。单元网格的尺寸通常取决于要获得的芯片的尺寸。图1-2所示为图形化Si衬底的示意，其中图1-2（a）所示的是其俯视图，可以看出，Si 衬底被图形分割线分割成相互独立的单元网格。图形分割线一般有两种：① 通过生长介质膜（如SiNx、SiO2）和光刻获得的介质膜分割线，如图1-2（b）所示；② 在Si衬底上通过光刻刻蚀出的沟槽分割线，如图1-2（c）所示。图1-2（b）所示的介质膜分割线是无定形的，因此不能在衬底上生长出取向一致的晶种层，而图1-2（c）所示的沟槽分割线在空间上把衬底分割成独立的单元网格，因此在这两种情况下，GaN薄膜也被分割为独立的单元网格。通过以上两种图形分割线都可以获得高质量的GaN薄膜。

Si 衬底经过图形化之后，表面通常会有污染物（如微粒子、金属和有机物）及自然生成氧化层等表面微粗糙度较大，这些势必影响后续的外延生长，因此有必要进行清洁。清洁通常分为两步：第一步是生长前的湿法清洗，此方法采用集成电路（Integrated Circuit,IC）行业广泛使用的典型Si衬底清洁技术，在此不再赘述；第二步是在MOCVD反应室中的高温烘烤。高温烘烤可以去除Si衬底表面上的自然氧化物，获得适合后续外延生长的平整表面。图1-3所示为 Si(111)衬底经过抛光和湿法清洁后在 MOCVD 反应室中经过高温烘烤前后的原子力显微镜（Atomic Force Microscope,AFM）图像。从图1-3（a）可以看出，经过抛光和湿法清洁之后，Si(111)衬底表面存在大量划痕，这样的表面很难获得高质量的外延薄膜。经过MOCVD反应室高温烘烤后，Si(111)衬底表面上的划痕消失，且表面出现台阶流形貌，表面粗糙度（RMS）也从0.583 nm减小到0.178 nm（10 μm×10 μm），如图1-3（b）所示，这为后续的外延生长创造了良好的表面条件。

GaN直接在Si衬底上生长时，Si表面容易与NH3反应形成SiNx，无法在Si衬底上直接生长单晶GaN薄膜[7]，并且Si衬底与Ga反应会造成Ga回熔[8]，外延薄膜表面容易产生宏观缺陷，如图1-4所示。为了解决上述问题，避开Si衬底与GaN 直接接触，在两者之间引入中间层或缓冲层，以防止在 Si 衬底表面上形成SiNx。采用的缓冲层包括3C-SiC[9]、AlAs[10]、γ-Al2O3[11]和 BN[12]等。尽管这些缓冲层可以解决问题，但是通常需要两步外延生长，这使生长过程变得复杂。AlN是一种比较理想的中间材料，Si衬底表面上生长一层AlN，不仅可以阻断GaN与Si衬底的反应，使Ga源不能与Si衬底表面发生回熔，还可以用作籽晶层或成核层，促进GaN的后续生长[13]。除此之外，AlN的面内晶格常数比GaN的小，在后续的GaN层中引入一定程度的压应力，用来补偿GaN与Si衬底之间的张应力以及降温过程中所形成的张应力。

早在1993年，Watanabe等[14]成功地使用AlN作为缓冲层获得单晶GaN薄膜。2000年，Yang等指出在生长AlN缓冲层之前，在Si衬底上沉积一些Al有助于加速随后AlN的生长模式从三维（3D）岛生长转换为二维（2D）薄膜生长，并巧妙地解决了NH3与Si衬底之间的反应以及Ga回熔的问题[15-16]。这对于获得高质量的GaN非常有意义[13]，且在分子束外延（Molecular Beam Epitaxy,MBE）[13,16-17]和MOCVD系统[15,18-19]中都得到了证明。很多研究人员也对AlN生长温度、V/III比和衬底厚度等的影响进行了研究[14, 20-22]。

如上所述，由于两种材料之间的晶格失配度较大，在Si衬底上生长GaN会产生较大的失配位错密度，通常大于1010cm-2。因此，降低位错密度是在Si衬底上生长 GaN 薄膜的另一关键问题。侧向外延生长（Epitaxial Lateral Overgrowth, ELOG）可以在异质界面处减少螺位错，是降低位错密度的重要技术，被广泛用于GaAs、InP、GaN 和其他材料的生长[23]。1999年，Kung 等[24]使用 ELOG 技术在Si衬底上生长了GaN。Honda等[25]和Dadgar等[26]也分别通过选区生长技术和ELOG技术成功地在Si衬底上生长了GaN薄膜。Jiang等[6]提出了一种类ELOG技术来降低Si衬底上GaN薄膜的位错密度的方法，该技术被称为“无掩模微型侧向外延生长（Maskless Micro ELOG,MMELOG）”技术。这里的“无掩模”是指不需要额外制作掩模层，而“微型”则意味着横向外延尺度要比常规 ELOG 技术的小很多。图1-5所示为采用MMELOG技术在Si衬底上生长GaN的示意，生长过程为：① 在Si(111)衬底上生长AlN缓冲层；② 在AlN缓冲层上形成“GaN岛成核层”;③“GaN岛成核层”不断长大，“GaN岛成核层”也称为3D GaN层；④ 生长合并层，通过ELOG技术将3D GaN层合并成平整的GaN层。

如图1-5（a）所示，在垂直方向上，只有一部分螺位错从AlN缓冲层延伸到GaN岛，降低了GaN层内的位错密度。值得注意的是，GaN岛的密度（单位面积内岛的个数）和尺寸（GaN 岛与 AlN 接触的区域）对从 AlN 缓冲层延伸到 GaN岛的穿透位错（Threading Dislocation,TD）产生重大影响。GaN岛的密度和尺寸越小，GaN岛中的位错密度越低。但是，GaN岛的密度太小，不利于随后的ELOG合并。因此，需要控制适当的GaN岛密度和尺寸。除了GaN岛本身的生长条件之外，AlN层的状态也是控制GaN岛的重要因素。通常，AlN的表面越光滑，晶体的质量越高，则GaN岛更容易生长。通常，小的V/III比（通常小于500）、高压和高温也容易使GaN按3D岛生长模式生长。

在GaN岛上实现MMELOG，由于AlN与GaN之间的晶格失配度较大（2.47%）, 3D GaN层提供了较高的表面阻止GaN在AlN上生长。因此，后续的GaN将在均匀的GaN岛上生长，然后再调整GaN的生长条件，可以实现GaN的ELOG。此时，ELOG最重要的条件是具有较大的V/III比，通常达到2 000以上。在ELOG的过程中，GaN 岛中的位错会发生变化或相互作用。例如，两个位错相互反应并消失（如图1-5（b）中字母A所示），位错线平行于生长面（如图1-5（b）中字母B所示），位错线在一定方向上转弯（如图1-5（b）中的字母C所示），位错线沿生长方向延伸（如图1-5（b）中的字母D所示）。在这种情况下，A、B和C 3种位错有利于降低下一层材料中的位错密度，如图1-5（c）所示，只有 D 这种位错将直接穿透到下一层。演化机理基于透射电子显微镜（Transmission Electron Microscope,TEM）观察到的结果，在后面给出测试结果。关于 ELOG 过程中位错的演化机理，已有研究报道[23-29]，在此不再赘述。

图1-6所示为在Si(111)衬底上采用100 nm AlN缓冲层获得的无裂纹和具有低位错密度的GaN薄膜的TEM图像。从图1-6（a）可以看出，在AlN层中存在大量的位错线（位错密度大于1010cm-2），经过3D岛生长和MMELOG之后，GaN的位错密度降低到108cm-2数量级。图1-6（b）、图1-6（c）和图1-6（d）是图1-6（a）的局部放大图，图中的字母A、B和C代表A、B和C 3种位错演变。为了更直观地显示3D岛生长和MMELOG的生长模式，可以降低GaN的位错密度，我们准备了直接在AlN层上生长的GaN样品，TEM图像如图1-6（e）所示。图1-6（e）中 AlN 缓冲层中的位错大部分延伸到 GaN层中，因此与图1-6（a）中GaN层中的位错密度相比，直接在AlN上生长的GaN层中的位错密度要高很多。

在3D GaN岛生长并采用MMELOG技术之后，位错密度降低了两个数量级，从1010cm-2降至108cm-2。使用该技术，测试GaN（0002）和（102）面的摇摆曲线，其半峰全宽（Full Width at Half Maximum,FWHM）分别为230 arcsec和330 arcsec。GaN通过随后的2D薄膜生长，表面进一步平整，这为LED结构的后续生长提供了良好的表面条件。图1-7所示为采用MMELOG生长的GaN外延层AFM图像， RMS为0.148 nm。